프리미엄자료
- 디지털 회로설계 - 고속 동작 곱셈기 설계
- 디지털 회로설계 - 고속 동작 곱셈기 설계
1. 제목 : 고속 동작 곱셈기 설계
2. 목적
고속 동작 곱셈기의 설계를 통해 곱셈 과정을 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 설계 흐름을 숙지한다. 또한 VHDL을 사용한 sequential
- 디지털논리회로 - 고속 동작 곱셈기 설계
- 디지털논리회로 - 고속 동작 곱셈기 설계
6. 논의 사항
1) Booth 알고리듬과 일반 shift and add 알고리듬의 차이점을 논하시오.
일반 shift and add algorithm은 곱셈을 수행하는데 있어서 시프트-더하기 곱셈 알고리즘이 항상 제대로 동작하지 않는다.
- 평판디스플레이(FED,LED,VFD)
- 고속동작 등의 고른 장점을 갖추고 있어 소형 컬러TV에서부터 산업용 제품과 컴퓨터 등에 이르기까지 광범위하게 활용되고 있으며 가장 큰 수요처는 TFT LCD와 마찬가지로 노트북PC와 모니터, 그리고 TV가 꼽힙니다.
1. FED(Field Emission Displ
소개글
고속동작곱셈기
목차
1. 제목: 고속 동작 곱셈기 설계
2. 목적
3. 목표 및 기준 설정
(1) 목표 및 기준설정
4. 합성 및 분석
(1) 분석
5. 시험 및 평가
(1) 시험
(2) 평가
6. 논의 사항
본문내용
고속 동작 곱셈기 설계
1. 제목: 고속 동작 곱셈기 설계
2. 목적
고속 동작 곱셈기의 설계를 통해 곱셈 과정에 있어서 shift and add를 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 sequential circuit의 설계 흐름을 숙지한다. 또한 VHDL을 이용한 곱셈기 설계를 통해 VHDL을 이용한 sequential circuit의 description 방법을 익히고 동작 확인 과정을 통해 simulation tool의 사용법을 익힌다.
3. 목표 및 기준 설정
(1) 목표 및 기준설정
shift and add 횟수 감소를 통해 고속 연산을 가능하게 하는 Booth’s multiplier를 설계한다. 이때 16-bit word의 입력과 출력을 가지도록 한다.
-곱셈기를 구현하기 위해 곱셈 과정에 대한 수학적 이론 정리
≪ 그 림 ≫ ≪ 그 림 ≫
≪ 그 림 ≫
-곱셈 과정에서의 shift and add 동작에 대한 이해
≪ 표 - 그림 파일 ≫
≪ … 중 략 … ≫
5. 시험 및 평가
(1) 시험
-VHDL을 이용하여 곱셈기 설계
library IEEE;
use IEEE.std_logic_1164.ALL;
use IEEE.numeric_std.ALL;
entity BOOTH is
generic (N : integer := 16);
port (RESET, CLOCK, LOAD : in std_logic;
MULTIPLICAND, MULTIPLIER : in std_logic_vector(N-1 downto 0);
PRODUCT : out std_logic_vector(2*N-1 downto 0));
end BOOTH;
참고문헌
본 자료는 참고문헌이 없습니다.
|
레포트월드는 “웹사이트를 통해 판매자들이 웹서버에 등록한 개인저작물에 대해 온라인
서비스를 제공하는 제공자(Online Service Provider, OSP)” 입니다.
고속 동작 곱셈기 설계 게시물의 저작권 및 법적 책임은 자료를 등록한 등록자에게 있습니다.
저작권이 침해된다고 확인될 경우 저작권 침해신고 로 신고해 주시기 바랍니다.
|